IBM präsentiert erste Sub-1-Nanometer-Chiptechnologie

IBM hat eine bahnbrechende “Nanostack”-Chiparchitektur angekündigt, die als weltweit erste Sub-1-Nanometer-Technologie für AI-Rechenzentren beworben wird. Die neue Architektur ermöglicht fast 100 Milliarden Transistoren auf einer fingernagelgroßen Chipfläche – nahezu die doppelte Dichte der vorherigen Generation.

Die Innovation: Vertikales Stacking

Die “Nanostack”-Architektur stapelt Transistoren vertikal in versetztem Layout, um die physischen Skalierungsgrenzen moderner Chipfertigung zu überwinden. Die Basiseinheit besteht aus zwei übereinander gebondeten Transistoren, wobei jeder Transistor aus drei Nanosheets mit je 5 Nanometern Dicke besteht. IBM bezeichnet dies als “7-Angstrom-Knoten”, da ein Nanometer aus 10 Angstroms besteht.

Performance-Gewinne für AI

Nach IBMs technischen Berichten könnte die Nanostack-Architektur folgende Verbesserungen gegenüber der 2-Nanometer-Generation bieten:

• 50% höhere Rechenleistung oder
• 70% bessere Energieeffizienz
• 40% bessere SRAM-Skalierung für schnelle Speicheroperationen

Besonders relevant für AI-Workloads: Die SRAM-Verbesserung reduziert die Zellhöhe um 40%, was wichtig ist, da SRAM-Skalierung zwischen 3nm und 2nm nur wenige Prozent betrug.

Kommerzialisierung

IBM stellt keine kommerziellen Chips her, sondern lizenziert die Technologie. Partnerschaften mit Rapidus (Japan) und Samsung (Südkorea) für die 2nm-Produktion existieren bereits. IBM erwartet, dass Sub-1nm-Chips in 5-10 Jahren in Produktion gehen könnten.

“Dies wird Nanosheet als heutigen Mainstream in führenden Foundries ersetzen, sei es für CPUs oder GPUs.” – Huiming Bu, IBM

Mehr Details: Ars Technica