LLMs als Chip-Designer: OpenAI erklärt den KI-Workflow hinter Jalapeno

OpenAI hat auf der Hot-Chips-Konferenz Details darüber veröffentlicht, wie stark eigene LLMs die Entwicklung des Inference-Chips Jalapeno beschleunigt haben. Das Ergebnis: vom ersten Architekturkonzept zum ersten Silizium in unter 20 Monaten - und nur neun Monate zwischen dem ersten RTL-Code und dem Tape-out.

Der KI-gestützte Workflow

Der Front-end-Workflow basiert auf XLS, einer Open-Source-High-Level-Synthesis-Kette (ursprünglich bei Google entwickelt): Entwickler beschreiben Logik in DSLX, einer an Rust angelehnten Sprache, die XLS nach Verilog übersetzt. Genau diese “sprachliche” Domane spielt LLMs die Stärken zu:

• Neuere Modelle schreiben bereits direkt Verilog, ganz ohne XLS-Zwischenschritt
• AI-geführte physische Optimierung brachte 10 Prozent weniger Chipfläche bei den Matrix-Multiplikations-Einheiten gegenüber einer optimierten menschlichen Baseline
• Das Team nutzte interne, auf Chip-Design feingetunte LLMs, die öffentlich nicht verfügbar sind

VP Hardware Richard Ho kündigt an: “Astra und die folgenden Modelle werden sehr gut im Chip-Design sein.”

Grenzen des Ansatzes

Backend-Aufgaben wie Routing und Clock/Power-Spezifikation blieben weitgehend bei menschlichen Ingenieuren bei Broadcom. Und das Team warnt vor Euphorie: Vollautomatisierung ist nicht in Reichweite - mit Codex allein baut niemand Frontier-Beschleuniger. Der Design-Prozess zeigt trotzdem, wie weit Agent-Loops in spezialisierter Hardware-Entwicklung schon heute tragfähig sind.

Original: IEEE Spectrum - How OpenAI Used Its Own LLMs to Design Its Jalapeno Chip